Verilog

Verilog 是目前最普遍與廣泛使用的硬體模述語言，可說是硬體設計中的C語言。Verilog語法分成可合成與不可合成兩部份。Verilog是數位IC設計之基本功之一，需要具備基本邏輯設計概念，藉由學習Verilog，可幫助自己打穩IC設計的基礎。