延用上週的課程加入半加法器

本次上課，我對verilog這門課，有進一步的了解，但很多基本的語言，都不能夠理解，大多都是參考別人而作出來的。所以有空我打算去借一本中文書，把基礎打好，使自己能更為融入這門學問。

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module top;
reg a,b;
wire sum,c_out;
half_adder m1(c_out,sum,a,b);
initial
begin
a=0;
b=0;
#2000 $finish;
end
always
#50 a=~a;
always
#100 b=~b;
endmodule

module half_adder(c_out,sum,a,b);
input a,b;
output sum,c_out;
wire c_out_bar;
xor (sum,a,b);
nand (c_out_bar,a,b);
not (c_out,c_out_bar);
endmodule