Verilog: March 2006

C++之吊橋參考

經過老師的這次講解，讓我之前學的C++語言有更深入的了解，也使我對期末的報告有新的一番體悟，吊橋的原理其實不會太難，只要認真的去思想，很多難題都可以迎刃而解，勢如破竹！
其實最大的功勞，是老師教的太好了，簡直是學術界的教學楷模！帥啦
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http://www.isr.umd.edu/~austin/book.d/code.d/c.d/prog_cable.c

Flip_flop

這週老師所給予的作業，依究不太清楚，還是參考上禮拜而做出來的，不過相信，到後面會越來越熟悉這門課。
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module top;
reg data_in,clk,rst;
wire q;
Flip_flop m1(q,data_in,clk,rst);
initial
begin
data_in=0;
clk=0;
rst=0;
#2000 $finish;
end
always#20
data_in=~data_in;
always#30
clk=~clk;
always#100
rst=~rst;
endmodule
module Flip_flop(q,data_in,clk,rst);
input data_in,clk,rst;
output q;
reg q;
always @ (posedge clk)
begin
if (rst==1) q=0;
else q=data_in;
endendmodule

延用上週的課程加入半加法器

本次上課，我對verilog這門課，有進一步的了解，但很多基本的語言，都不能夠理解，大多都是參考別人而作出來的。所以有空我打算去借一本中文書，把基礎打好，使自己能更為融入這門學問。

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module top;
reg a,b;
wire sum,c_out;
half_adder m1(c_out,sum,a,b);
initial
begin
a=0;
b=0;
#2000 $finish;
end
always
#50 a=~a;
always
#100 b=~b;
endmodule

module half_adder(c_out,sum,a,b);
input a,b;
output sum,c_out;
wire c_out_bar;
xor (sum,a,b);
nand (c_out_bar,a,b);
not (c_out,c_out_bar);
endmodule